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客户成果丨南洋理工大学《Nature Electronics》晶圆级二维材料的无残留直接压印

二维（2D）半导体由于其原子厚度和优异的电学和光学特性，是一种很有前景的半导体材料，可用于晶体管的持续缩放。近些年，二维材料界在器件的概念验证演示和晶圆级薄膜的合成方面取得了重要进展。目前，在高通量电子制造中如何实现良好均匀性和高成品率是将2D电子从实验室过渡到工业规模集成电路的关键挑战。这通常由于器件制造过程中在2D半导体表面引入化学物质和聚合物残留所导致，这些污染物作为散射或掺杂效应的来源，会随机破坏了2D沟道材料的电性能，从而降低了大面积电子器件的均匀性和良率。

目前，2D材料的图案化工艺依赖于传统的制造技术，例如光刻制作掩模和反应离子蚀刻（RIE）获得图案。然而，尽管这些技术对于块体材料是足够可靠的，但它们却是二维材料器件制造中表面污染的主要来源。具体而言，二维材料精细表面上的光刻胶掩模残留或化学试剂引入会降低其电学和光学性能，等离子体处理聚合物掩模过程中的交联效应会进一步加剧这一问题，给大规模2D电子器件的均匀性、可重复性和良率带来挑战。

为了解决这一难题，过去在优化掩模或升级图案化方式方面已经投入了相当大的努力，以尝试减少二维材料表面的化学物质和聚合物的残留，从而最大限度地减少图案化过程带来的损害。例如，在光刻胶掩模和2D沟道之间引入缓冲层以提高掩模的去除效率。然而，这种湿法工艺并不能完全消除化学试剂和聚合物的残留，导致未能获得本征清洁的二维表面。另外，直接激光图案化技术和扫描探针图案化技术可以用来直接蚀刻2D材料，从而避免使用光刻胶掩模。然而，诸如高能激光聚焦在二维材料中引起的热积累和晶圆尺度图案的高耗时等问题阻碍了它们在大规模集成电路中的应用。

这里，灵感取自于历史上的活字印刷技术和现代纳米压印技术，我们开发了一种金属印章直接压印的方法，用于圆片级二维材料的无残留图案化。将预先设计好的三维（3D）金属印章直接压印在2D材料表面，以形成部分物理接触和部分悬空（非接触）的界面结构。其中，在局部接触区域，金属-二维材料界面的强相互作用确保了二维材料可以被金属从衬底上剥离；而在非接触区域，二维材料完好无损地保留在衬底上以形成图案化的2D独立阵列。该物理图案化过程避免了使用任何光刻胶和化学试剂，使二维材料的晶圆级，快速和高质量的图案化成为可能。随后，我们展示了该方法直接压印化学气相沉积（CVD）生长二硫化钼（MoS2），以及应用于CVD二硒化钨（WSe2）和二硫化钨（WS2）薄膜等。通过光致发光（PL）光谱、拉曼光谱、原子力显微镜（AFM）和扫描透射电子显微镜（STEM）验证了所得二维阵列表面的原子洁净和高质量。进一步，我们制作了100个背栅MoS2场效应晶体管(FET)用于电学输运测量，相较于传统RIE方法制作的FET器件，这些器件表现出更好的电学性能和均匀性。最后，我们制备具有与工业制造工艺兼容的顶栅结构晶体管的晶圆级逻辑电路，在500个功能单元中获得了97.6%的良率。

图1 晶圆级二维材料的印章压印过程示意图。a，方法步骤：(i)在硅片上沉积SiO2模具；（ii）在SiO2模具上沉积金属，表面旋涂聚合物制成3D金属印章并剥离；（iii）将3D金属印章直接压印在2D晶圆上；（iv）将金属图章与2D薄膜分离，获得2D阵列。b,c，SiO2模具和金属印章的SEM图像。金属印章继承了硅模具的3D倒形貌。标尺：10 μm。d，具有局部接触结构的三维金属印章压印二维薄膜的截面示意图。金属与二维接触区域形成强相互作用界面，而非接触区域的二维材料保持原始状态。e，蓝宝石衬底上的图案化单层MoS2阵列的光学图像。标尺：10 μm。f,g，AFM测量的SiO2模具和金属印章的高度曲线。h-k，2英寸印章压印的流程照片。

二维薄膜无残留直接压印

图1显示了我们的无残留直接压印法的制作过程。首先，使用光刻和电子束沉积工艺在抛光硅衬底上预制SiO2阵列（厚1 μm）作为3D模具（图1a， i和图1b，h）。随后，通过沉积功能Au层（50 nm）并在3D SiO2模具表面旋转涂支撑层PC聚合物来制作金属印章（图1a， ii）。然后，金属印章可以从Si衬底上机械剥离，以继承预制模具的3D倒形貌（图1c，i），这也通过AFM测量（图1f，g）得到了验证。接下来，将金属印章直接物理压印在CVD合成MoS2薄膜的顶部（图1j），其中3D印章与底部的2D薄膜形成局部接触模型（图1a， iii）。由于Au/S界面的高粘附能（图1d中插入的蓝色框突出显示），接触区域形成了强的界面结合（Au和MoS2之间）。Au-2D的强结合力提供了足够的强度来克服2D薄膜的断裂剪切应力，确保可以物理剥离生长衬底上的局部MoS2。

相比之下，3D印章的凹陷区域无法接触到底部的2D薄膜（图1d插图中红色椭圆突出显示），从而确保非接触区域的2D材料保持其本征状态（图1d）。将金属印章与2D薄膜分离后，接触区的单层MoS2将被金属印章从衬底剥离，而非接触区的单层MoS2将保留在衬底上，具有本征高质量，两者结合获得了可扩展的单层MoS2阵列（图1a，iv，图1e，k和补充视频）。与传统方法相比，我们金属压印过程中二维材料不涉及任何光刻胶或化学试剂加工，因此可以保持精致二维晶格的固有特性。该方法避免了二维材料图案化过程中质量或均匀性降低的问题，因此适用于大规模和高产量电子器件的制备。另外，我们注意到SiO2模具（图1a，i）是可重复使用的，我们在同一模具上进行了10个周期的压印测试，均可获得高质量的均匀二维阵列，如补充图4所示。

图2 金属压印和传统蚀刻工艺制备的MoS2阵列的表征。a,b, 不同形状和间距的金属印章压印的单层二硫化钼阵列光学图像。标尺：20 μm (a)和10 μm (b)。c,d, MoS2阵列的PL强度mapping图，显示了不同阵列之间和一个单元内的均匀强度。标尺：10 μm (c)和2 μm (d), e,f, 生长的MoS2薄膜和印章图案化MoS2矩形的AFM图，均显示出干净的表面，RMS粗糙度为0.4 nm。标尺：4 μm。g，印章图案化MoS2的原子分辨率HAADF-STEM图像，标尺：1 nm。h， AFM测量传统RIE图案化二硫化钼的RMS粗糙度为3.8 nm，表明图案化过程留下的残留物。标尺：4 μm。i，生长和图案化二硫化钼的AFM高度分布图（e，f和h中的虚线）。印章图案化方法显示出类似于生长膜的平整轮廓，而传统的蚀刻方法显示出来自残留物的丘陵轮廓。j-1，不同方法得到的单层二硫化钼的PL光谱和统计分布。印章图案化MoS2显示出与生长膜相似的PL峰和强度，而传统RIE图案化MoS2显示出峰位偏移和强度降低。

表征单层MoS2阵列

通过预先设计不同的三维金属印章，我们可以绘制出各种不同形状或周期的二维阵列，包括矩形，方形，圆形，带状，霍尔条，字母（图2a，b和补充图5）。通过其E′峰（面内振动）和A′峰（面外振动）之间19.0 cm-1的拉曼峰位差和AFM高度测量（补充图6）证实了压印MoS2阵列的单层厚度。此外，图案化的MoS2阵列进行了PL mapping测试，显示出均匀的强度，并表明图案化的MoS2不仅在每个单元内均匀，而且在阵列之间均匀（图2c，d）。此外，由于目前SiO2模具和印章的边缘存在一定粗糙度，在百纳米尺度图案化工艺中，图案MoS2的边缘确实表现出局部的不均匀性（补充图7）。然而，相信基于商用纳米压印技术的经验和更高精度的光刻设备制造模具，我们有望继续推进二维压印精度到纳米尺度水平。

从AFM的表面表征以及STEM和PL光谱表征的晶体质量可以看出，该压印MoS2单层阵列的质量与生长的单层薄膜相当，明显优于传统的RIE方法。如图2e，f所示，图案化的MoS2材料显示出与生长的MoS2薄膜一致的本征清洁表面，均方根（RMS）粗糙度为0.4 nm，表明使用我们图案化方法的材料表面无残留物。此外，对我们的印章图案化MoS2进行了原子分辨率高角度环形暗场扫描透射电子显微镜（HAADF-STEM）表征，显示无损坏或污染的精致晶格（图2g和补充图8）。相比之下，传统的RIE图案化MoS2在材料表面和衬底上显示出随机杂质，RMS为3.8 nm（图2h，i），这表明传统RIE图案化方法的光刻和溶液过程会留下不可避免的残留物。

接下来，我们进行了PL光谱测量，以进一步量化来自不同方法的图案样品的光学质量和均匀性。如图2j所示，我们的印章压印MoS2显示出与生长薄膜相似的PL曲线（6000强度和670 nm峰值），验证了这种干法图案化工艺对2D材料的无损伤特性。与此形成鲜明对比的是，传统的RIE图案化样品由于残留物或应变的产生，其PL强度（3500强度）明显降低，PL峰位（682nm峰）发生移位，表明这种湿法图案化工艺降低了其光学性能。随后，我们随机测试了200个独立样本的PL光谱，并分别对峰值和强度进行了统计分析（图2k，1）。与传统的RIE方法相比，印章图案化样品具有更好的光学质量和更高的均匀性。另外，并且为了公平比较，用于上述两种图像化方法的原始CVD MoS2薄膜是一片衬底生长，测量参数保持一致（详见方法）。另外，这种直接压印方法可以很好地扩展到其他2D单层，如CVD WS2，CVD WSe2和剥离单层MoS2。

图3 MoS2阵列的电学特性。a，背栅MoS2晶体管阵列光学图像。标尺：200 μm和20 μm（插图）。b, c，印章压印单层MoS2器件的转移和输出曲线，显示了108的开关比和线性欧姆接触。d，100个压印MoS2场效应管和100个传统RIE蚀刻器件的转移特性。e, f， Vth、迁移率和开关比的统计分布。

MoS2晶体管阵列的高均匀性

利用化学气相沉积法合成的大规模的MoS2，我们可以直接将薄膜图像化成独立的单层，并制造背栅晶体管阵列（详见方法）。图3a为大规模晶体管阵列的光学图像，采用半金属铋（Bi）作为源极和漏极接触电极，采用高掺杂硅和280 nm SiO2作为背栅。如图3b，c所示，Ids-Vgs转移曲线表现为n型行为，开关比为108。Ids−Vds输出特性呈现线性行为，表明源极/漏极金属与单层MoS2沟道之间形成近欧姆接触。为了系统地探索高通量电子器件的均匀性，我们在同一硅片上随机选择了100个MoS2晶体管，通过我们的印章图案化和传统的RIE方法（作为控制样本）制作器件并表征电子特性，且所有器件都保持相同的沟道长度/宽度为5/10 μm制造（图3d和补充图10）。虽然所有的晶体管都表现出n型导电行为，但我们的图案化（红线）制备的样品在电子性能和均匀性方面比传统的RIE方法（蓝线）有显著的优势。具体而言，通过对阈值电压（Vth，定义为0.1 nA/μm）的静态直方图分析和高斯函数非线性拟合（图3e中的灰色曲线）表明，传统方法器件中的Vth（峰值Vth= -46 V）更负，其波动范围（高斯拟合标准误差σ = 2.125）约为印章图案化MoS2器件（Vth= -28 V, σ = 0.108）的20倍。这在很大程度上归因于传统RIE工艺中聚合物残留物导致的掺杂效应和不可控质量降解。随后，进一步提取和分析了开关比（Ion/Ioff）和载流子迁移率（图3f）。我们的印章图案化器件性能优异，开关比为108，分布更窄(σ=0.023)，迁移率为18.8 cm2 V-1 s-1 (σ=0.542)（绿色区域突出）；而对照器件质量较差为106，变化较大(σ=0.158)，迁移率为7.5 cm2 V-1 s-1 (σ=1.937)（橙色区域突出）。以上对比验证了我们的印章压印方法可以保留无残留和高质量的二维晶体，确保制造的大规模晶体管具有更高的电学性能和均匀性。

图4 印章压印MoS2阵列制备晶圆级逻辑电路。a，2英寸逻辑电路晶圆的照片，区域#1为顶栅场效应管，区域#2为NMOS非门阵列，区域#3为NAND门阵列，区域#4为NOR门阵列。b,c，顶栅场效应晶体管和逻辑电路的光学图像和原理图。标尺：50 μm。d，顶栅场效应管的转移曲线，电源Vdd = 5 V时逻辑电路的输出图。e， 500个场效应晶体管和逻辑门阵列的良率图。绿色和红色方块表示正常功能和失效的单元。